Verilog je jezik za opis hardvera (HDL). To je jezik koji se koristi za opisivanje digitalnog sustava kao što je mrežni prekidač, mikroprocesor, memorija ili flip-flop. Možemo opisati bilo koji digitalni hardver koristeći HDL na bilo kojoj razini. Dizajni opisani u HDL-u neovisni su o tehnologiji, vrlo su jednostavni za projektiranje i otklanjanje pogrešaka i obično su korisniji od shema, osobito za velike sklopove.
Što je Verilog?
Verilog je JEZIK OPISA HARDVERA (HDL), koji se koristi za opisivanje digitalnog sustava kao što je mrežni prekidač ili mikroprocesor ili memorija flip-flop.
Verilog je razvijen kako bi pojednostavio proces i učinio HDL robusnijim i fleksibilnijim. Danas je Verilog najpopularniji HDL koji se koristi i prakticira u cijeloj industriji poluvodiča.
HDL je razvijen kako bi poboljšao proces dizajna dopuštajući inženjerima da opišu funkcionalnost željenog hardvera i dopuštaju alatima za automatizaciju da pretvore to ponašanje u stvarne elemente hardvera kao što su kombinacijska vrata i sekvencijalna logika.
Verilog je kao i svaki drugi jezik za opis hardvera. Omogućuje dizajnerima da dizajniraju dizajne metodologijom odozdo prema gore ili odozgo prema dolje.
Verilogove razine apstrakcije
Verilog podržava dizajn na mnogim razinama apstrakcije, kao što su:
- Razina ponašanja
- Registarsko-prijenosna razina
- Razina vrata
Razina ponašanja
Razina ponašanja opisuje sustav paralelnim algoritmima ponašanja. Svaki algoritam je sekvencijalan, što znači da se sastoji od niza izvršenih instrukcija jednu po jednu. Funkcije, zadaci i blokovi su glavni elementi. Ne vodi se računa o konstrukcijskoj izvedbi dizajna.
Registar-prijenos razine
Dizajni koji koriste razinu prijenosa registra određuju karakteristike sklopa pomoću operacija i prijenosa podataka između registara.
Moderna definicija RTL koda je 'Svaki kod koji se može sintetizirati naziva se RTL kod'.
Razina vrata
Karakteristike sustava opisuju se logičkim vezama i njihovim vremenskim svojstvima unutar logičke razine. Svi signali su diskretni signali. Mogu imati samo određene logičke vrijednosti (`0', `1', `X', `Z`).
Upotrebljive operacije su unaprijed definirane logičke primitive (osnovna vrata). Modeliranje na razini vrata možda nije prava ideja za logički dizajn. Kod na razini vrata generira se pomoću alata kao što su alati za sintezu, a njegov popis mreža koristi se za simulaciju na razini vrata i pozadinu.
Povijest Veriloga
- Povijest Verilog HDL-a seže u 1980-e kada je tvrtka pod nazivom Gateway Design Automation razvila logički simulator Verilog-XL i jezik za opis hardvera.
- Cadence Design Systems kupio je Gateway 1989. godine, a s njim i prava na jezik i simulator. Godine 1990. Cadence je stavio jezik u javnu domenu, s namjerom da postane standardni, nevlasnički jezik.
- Verilog HDL sada održava neprofitna organizacija, Accellera, nastala spajanjem Open Verilog Internationala (OVI) i VHDL Internationala. OVI je imao zadatak provesti jezik kroz proceduru standardizacije IEEE.
- U prosincu 1995. Verilog HDL postao je IEEE Std. 1364-1995 (prikaz, stručni). Značajno revidirana verzija objavljena je 2001.: IEEE Std. 1364-2001 (prikaz, stručni). Došlo je do daljnje revizije 2005. godine, ali je dodano samo nekoliko manjih promjena.
- Accellera je također razvila novi standard, SystemVerilog, koji proširuje Verilog.
- SystemVerilog je postao IEEE standard (1800-2005) 2005.
Kako je Verilog koristan?
Verilog stvara razinu apstrakcije koja pomaže sakriti detalje njegove implementacije i tehnologije.
Na primjer, dizajn D flip-flopa zahtijevao bi znanje o tome kako tranzistori trebaju biti raspoređeni da bi se postigao FF aktiviran pozitivnim rubom i koja su vremena porasta, pada i CLK-Q potrebna da se vrijednost zakači na flop između mnoge druge detalje orijentirane na tehnologiju.
Rasipanje snage, vrijeme i sposobnost pokretanja mreža i drugih neuspjeha također bi zahtijevali temeljitije razumijevanje fizičkih karakteristika tranzistora.
Verilog nam pomaže da se usredotočimo na ponašanje i ostavimo ostalo da riješimo kasnije.
Preduvjeti
Prije nego što naučite Verilog, trebali biste imati osnovno znanje VLSI Design jezika.
- Trebali biste znati kako funkcioniraju logički dijagrami, Booleova algebra, logička vrata, kombinacijski i sekvencijalni sklopovi, operatori itd.
- Trebali biste znati o konceptima analize statičkog vremena kao što su vrijeme postavljanja, vrijeme zadržavanja, kritični put, ograničenja frekvencije takta itd.
- Osnove ASIC i FPGA te koncepti sinteze i simulacije.
Publika
Naš vodič za Verilog osmišljen je kao pomoć početnicima, inženjerima dizajna i inženjerima verifikacije koji žele naučiti kako modelirati digitalne sustave u Verilog HDL-u kako bi se omogućila automatska sinteza. Do kraja ovog vodiča steći ćete srednju razinu stručnosti u Verilogu.
Problem
Uvjeravamo vas da nećete pronaći nikakav problem s Verilog Tutorialom. Ali ako postoji bilo kakva pogreška, postavite pitanje u obrascu za kontakt.